반도체 산업은 Moore’s law을 충족하기 위한 노력으로 계속 발전하고 있는 가운데, Thin Film 두께는 가장 빠르게 Scailing down되는 차원 중 하나입니다. 이에 따라 Chip 제조업체들은 Ultra-thin dielectrics의 통계적인 공정 제어를 위한 계측 시스템을 도입해야 합니다.
Ellipsometer는 비파괴적인 기술로, 투명 및 반투명한 매질에 적용될 수 있습니다. 이는 mono-atomic 층부터 몇 마이크로미터까지 다양한 두께를 측정할 수 있습니다.
Ellipsometer 는 단일 층과 다층 Stack의 두께를 결정하는 데 도움을 주며, 또한 n과 k 데이터 추출을 통해 물질의 광학적 특성을 정확하게 특성화할 수 있습니다.
Ellipsometry Spectroscopy를 통해 최대 7개의 층을 동시에 하나의 측정으로 분석하여 각 개별 층의 두께를 추출할 수 있습니다. 또한 물질의 광학적 특성은 광범위한 스펙트럼 범위에서 (Deep UV부터 NIR까지) 얻을 수 있습니다.
다른 광학 기술과 달리, Ellipsometer는 반사측정과 같이 Reference 샘플이나 Reference laser이 필요하지 않습니다. 더불어, 다양한 파장에서 빛의 위상을 추가 측정함으로써 높은 감도를 제공하는 장점이 있습니다. 이로 인해 불명확한 물질 조성이나 Rough interface를 가진 다층과 같은 복잡한 구조의 분석이 가능합니다.

실리콘 기판에 실리콘의 단층을 Uniform하게 부착하기 위해 CVD 공정을 통해 특성 변화를 일으킬 수 있습니다. 이러한 변화에는 Resistivity, Type 및 Defect Density가 포함됩니다. 이 CVD 공정을 Epi(또는 Epitaxial) 증착이라고 합니다. Epi 층의 두께 모니터링은 Epi 웨이퍼 제작 과정의 일부입니다. 이 모니터링은 샘플 기반으로 수행되거나 Epi 반응기가 적절하게 설정되었는지 확인하기 위해서만 수행됩니다.
Semilab은 Epi 두께 모니터링을 위한 비접촉식 광학 솔루션을 제공할 수 있으며, 상황에 따라 Infrared reflection 기술을 활용합니다.

Integrated circuit의 증가하는 기능 요구로 인해 더 많은 기능을 한정된 공간에 담기 위해 점차적으로 3차원 구조를 사용하고 있습니다. 이는 Device 및 Interconnect 기술의 여러 영역에서 일어나고 있습니다. Contact 및 Memory Capacitor 구조에서는 더 높은 측면비를 추구하는 추세가 지속되고 있습니다. 대표적으로 FinFET Logic devices 와 같은 Advanced Technolohy Node에서 Vertical-oriented transistor channel을 사용하고 있습니다. 더 큰 규모에서는 실리콘 통구조(TSV)를 사용하여 다이를 수직으로 적층하는 3D Interconnect가 있습니다.
이러한 발전으로 인해 공정 제어와 계측에서 새로운 도전 과제가 생겼으며, Etched structure의 Profile과 Depth를 측정하기 위한 방식이 필요합니다. 프로세스 특성화를 위한 SEM, AFM 및 SPM은 중요한 역할을 하지만, 제품 웨이퍼를 신속하게 측정하여 정기적인 모니터링과 고급 공정 제어를 용이하게 하는 능력으로 인해 광학 계측 방법이 크게 주목받고 있습니다.

"Bulk Micro Defects" (BMD)라는 용어는 주로 실리콘 내의 산소 Precipitates 를 가리키는 표현으로 사용됩니다. 실리콘 격자 내의 다양한 불완전함이 결함을 만들며, BMD는 산소 Precipitates, Voids, Inclusions 등 다양한 불완전성을 포함합니다.
BMD는 문제가 되는 내용, 생성 방식 또는 물리적 특성에 따라 여러 가지 이름으로 불리기도 합니다. 예를 들어, COPs (Crystal Originated Particles) 및 Grown-In Defects와 같은 용어가 있습니다.
Dislocations는 결정 성장 중에 생성될 수 있으며 웨이퍼의 열 처리, 특히 Epitaxial층 성장 및 Implant Anealing과 같은 CMOS 소자 제조 단계에서도 형성될 수 있습니다.

반도체 격자의 불완전성과 불순물은 밴드갭 내 에너지 상태를 생성하여 캐리어 수명을 감소시키고 접합 누설을 증가시킵니다. 또한 이러한 결함은 불순물이 집중되기 쉬운 Gettering 위치 역할을 하며, BMD 프로파일은 복잡한 고온 프로세스의 연속을 통해 제어됩니다. 또한 "denuded zone"을 생성하여 MOS 트랜지스터 작동이 일어나는 표면 실리콘 레이어는 산소 침전체가 없는 상태를 유지하며, 기반 실리콘 내 산소 침전체는 MOS 트랜지스터로부터 불순물을 멀리 유지하는 Gettering 위치 역할을 합니다.
적외선(IR) 광은 대부분의 반도체 재료를 관통할 수 있으며, BMD가 반도체의 Regional 광학적 특성을 변경시키므로 적외선 광을 샘플에 조명하고 적외선 감지 카메라로 관찰하여 BMD를 감지할 수 있습니다.

현대 반도체 장치는 도핑 농도와 Positioning을 정밀하게 제어해야 하며, 이는 정밀한 이온 임플란트와 주의 깊은 어닐링을 필요로 합니다. 일반적으로 p-형 자료에 n-형 물질이 주입되거나 그 반대로 이루어집니다. 주로 사용되는 주입 물질로는 p-type에는 Boron과 Indium, n-type에는 Phosphorus, Arsenic 및 Antimony 등이 있습니다. 과정은 모니터 웨이퍼를 통해 모니터링되며, 모니터 웨이퍼는 임플란트 및 어닐링 후에 확인됩니다. 또는 제품 웨이퍼에 테스트 박스를 사용하여 모니터링할 수도 있습니다.

Microelectronics 에서 Porous films 은 integrated circuits 의 interconnection isolators 의 capacitance를 줄이기 위해 사용됩니다. 이 Capacitance 감소는 여러 가지 목적을 달성하기 위해 사용됩니다:
RC 시간 지연을 감소시켜 작동 주파수를 높입니다.
전력 소비를 낮춥니다.

더 낮은 유전 상수를 얻으려면 재료가 porous이어야 합니다. 그러나 이로 인한 신뢰성의 문제가 있습니다
1. Cracking 및 Absorption 손실 (물질이 오랜 기간 동안 기판에 부착되어야 함).
2. Mechanical Strength (Chemical-Mechanical Polishing, CMP, 을 견뎌야 함).
3. Moisture absorption (hydrophobicity 을 유지하고 우수한 절연체로 남아야 함).

유전 상수는 Porosity에 따라 달라집니다. 예를 들어, Porous SiOCH 재료에서:
Ultra low-k (ULK)는 약 2.5의 k 값을 가지며 약 20%의 porosity와 약 3-4 nm의 pore 크기를 갖습니다.
Extreme low-k (ELK)는 약 2.3의 k 값을 가지며 약 30%의 porosity와 약 5-6 nm의 pore 크기를 갖습니다.

Porous 유전체 층의 특성화는 신뢰성 있는 layer fabrication 을 보장하기 위해 필요합니다.

Semilab은 IC 산업에서 ultra-low metallic contamination 을 비접촉 metrology 솔루션을 제공합니다. 이 솔루션은 high-throughput Photoluminescence Imaging (PLI) 기술과 Suface PhotoVoltage (SPV) 및 microwave Photoconductance Decay (µ-PCD)와 같은 lifetime-based 방법을 포함한 다양한 Full 웨이퍼 Imaging기술을 다룹니다. Semilab의 디지털 SPV 기술인 FAaST 시스템은 Bulk Fe Contamination 감지 부문에서 세계 선두입니다.
metallic contamination 이 integrated circuits 의 gate oxides integrity에 미치는 부정적인 영향은 잘 알려져 있습니다. 고온 가공 중에 실리콘 웨이퍼 내의 오염 물질은 종종 Si/Dielectric interface에서 결함으로 나타나거나 dielectric 재료 내에 축적됩니다. 모든 경우에 장치 조기 고장을 유발하고 제품 Yield을 감소시킬 수 있습니다. metallic contamination이 Yield 에 미치는 영향은 칩 크기 (technology node/critical dimension) 및 결함 밀도 (amount of contamination)와 같은 요소에 따라 다릅니다. 장치 크기가 계속해서 축소됨에 따라 Yield 을 유지하기 위해 오염도를 감소시키는 것이 필요합니다. 그림은 지난 25년 동안 새로운 공장에서 관찰된 평균 Fe 농도의 수준 감소를 나타내며, 현재의 가장 최첨단 Si IC 제조 요구 사항을 충족하기 위해 또 감소가 필요하다는 가까운 미래 예측을 보여줍니다. CMOS 이미지 센서에서의 white pixel 결함 감소가 이러한 지속적인 노력에 중요한 영향을 미치고 있습니다.